- 格式 資料名稱 上傳者 下載量 上傳時(shí)間
-
Xilinx Verilog培訓(xùn)資料（5）
sidney
105
2010-07-05
標(biāo)簽： FPGA
-
Xilinx Verilog培訓(xùn)資料（4）
sidney
98
2010-07-05
標(biāo)簽： FPGA
-
Xilinx Verilog培訓(xùn)資料（3）
sidney
109
2010-07-05
標(biāo)簽： FPGA
-
Xilinx Verilog培訓(xùn)資料（2）
sidney
102
2010-07-05
標(biāo)簽： FPGA
-
Xilinx Verilog培訓(xùn)資料（1）
sidney
125
2010-07-05
標(biāo)簽： FPGA
-
基于DSP Builder的星座映射與解映射器設(shè)計(jì)
aet
14
2010-07-05
標(biāo)簽： 開發(fā)工具
-
基于FPGA的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
aet
8
2010-07-05
標(biāo)簽： FPGA
-
用Verilog HDL設(shè)計(jì)帶有48字節(jié)RAM的日歷時(shí)鐘芯片
aet
39
2010-07-03
-
一種并行幀同步設(shè)計(jì)方案的提出、設(shè)計(jì)與應(yīng)用
aet
3
2010-07-03
-
基于OR1200的嵌入式SoPC硬件平臺(tái)設(shè)計(jì)
aet
4
2010-07-03
-
基于新型FPGA實(shí)現(xiàn)高速數(shù)字下變頻
aet
7
2010-07-02
-
一種高速并行FFT處理器的VLSI結(jié)構(gòu)設(shè)計(jì)
aet
6
2010-07-02
-
基于CYGNAL單片機(jī)和FPGA的舞臺(tái)吊桿控制器的設(shè)計(jì)
aet
4
2010-07-02
-
一種基于FPGA實(shí)現(xiàn)的全數(shù)字鎖相環(huán)
aet
7
2010-07-02
-
基于自適應(yīng)濾波算法的偽碼捕獲研究與改進(jìn)
aet
2
2010-07-01
-
參數(shù)未知條件下MSK信號(hào)解調(diào)算法
aet
1
2010-07-01
-
建筑圖形的語言定義及分析理解
aet
2
2010-07-01
-
基于Haar小波變換和分塊DCT的人臉識(shí)別
aet
3
2010-07-01
-
基于神經(jīng)網(wǎng)絡(luò)信息融合的印刷體字符識(shí)別研究
aet
1
2010-07-01
-
數(shù)字下變頻中的FPGA 高效濾波器設(shè)計(jì)
aet
7
2010-07-01
標(biāo)簽： FPGA
Copyright ? 2005-2024 華北計(jì)算機(jī)系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號(hào)-2