| 基于SoPC的神經(jīng)網(wǎng)絡速度控制器的實現(xiàn) | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大?。?span>207 K | |
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| 文檔介紹：一種基于SoPC的神經(jīng)網(wǎng)絡速度控制器的設計方案。速度控制器采用神經(jīng)網(wǎng)絡參數(shù)辨識自適應控制，以現(xiàn)場可編程門陣列（FPGA）為硬件平臺，用Nios II軟核處理器作為上位機，實現(xiàn)一個完整的速度控制器的片上可編程系統(tǒng)（SoPC）。實驗結果表明，該控制系統(tǒng)能夠滿足現(xiàn)代速度控制系統(tǒng)高速度、高精度的要求。 | |
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