基于狀態(tài)機(jī)和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：aet
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文檔介紹：介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設(shè)計(jì)實(shí)現(xiàn)。采用了狀態(tài)機(jī)和流水線技術(shù)，使得在面積和速度上達(dá)到最佳優(yōu)化；添加了輸入和輸出接口的設(shè)計(jì)以增強(qiáng)該算法應(yīng)用的靈活性。各模塊均用硬件描述語言實(shí)現(xiàn)，最終下載到FPGA芯片Stratix EP1S25F780C5中。
現(xiàn)在下載
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