基于并行相關的實時時差估計器設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：358 K
標簽： FPGA
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文檔介紹：從相關時差估計的基本原理出發，提出了一種并行時域相關結構，基于這種并行結構設計實現了一種簡單高效的時差估計器。與傳統頻域相關時差估計器相比，這種時差估計器的主要優點是提高了運算效率，運算周期大為縮短，可以滿足實時高精度時差估計的需求，同時結構簡單，硬件資源開銷小，易于設計實現。實際測試結果驗證了上述結論。
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