3-DES IP核的VerilogHDL設計
王甫莉1， 陳 健1， 郭晉亮2
摘要： 首先介紹了3-DES算法的加密/解密原理，在此基礎上，采用流水線技術，設計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯，為該IP核設計了輸入輸出控制信號，同時將其下載到FPGA中進行驗證，獲得了良好的性能。
Abstract：
Key words :
摘 要：首先介紹了3-DES" title="3-DES">3-DES算法的加密/解密原理，在此基礎上，采用流水線技術" title="流水線技術">流水線技術，設計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯" title="互聯">互聯，為該IP核設計了輸入輸出控制信號" title="控制信號">控制信號，同時將其下載到FPGA中進行驗證，獲得了良好的性能。
關鍵詞：3-DES IP 流水線
此內容為AET網站原創，未經授權禁止轉載。