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一個低抖動比1 GHz環形VCO的設計與實現

來源：電子技術應用2012年第12期

田穎1，徐江濤2

1.天津大學仁愛學院信息工程系,天津301636; 2.天津大學電子信息工程學院，天津300072

摘要： 通過對Weigandt模型進行噪聲分析，采用一種改進的差分延遲單元結構，成功設計了一個穩定輸出1 GHz的環形壓控振蕩器。同時，采用SMIC 0.18 μm標準CMOS工藝流片，在輸出端增加鉗位管和正反饋管使輸出電位能夠快速轉變為給定值，已達到高速振蕩頻率和較低噪聲比的效果。流片后測試結果表明，當控制電壓為30 μV～800 mV時，輸出頻率可達740 MHz～1.3 GHz，并與輸入電壓之間呈現良好的線性性；在中心振蕩頻率為1 GHz時，噪聲電壓與信號電壓的比滿足設計要求。

關鍵詞： 壓控振蕩器鎖相環抖動比 CMOS工藝

中圖分類號： TN47
文獻標志碼： A
文章編號： 0258-7998(2012)12-0045-03

Design and realization of a low jitter ratio 1 GHz ring VCO

Tian Ying1，Xu Jiangtao2

1.Department of Information Engineering，Renai College of Tianjin University，Tianjin 301636，China； 2. School of Electronic Information Engineering，Tianjin University，Tianjin 300072，China

Abstract： Based on the noise analysis of Weigandt model, an improved differential structure of delay cell is adopted to realize a 1 GHz ring VCO in SMIC 0.18 μm standard CMOS process. The clamping diode and positive feedback transistors are added at the output, so the output voltage transits faster to fixed swing. Therefore，the high speed oscillating frequency is achieved while low jitter ratio is guaranteed. The testing result after tape-out shows when control voltage ranges from 30 μV to 800 mV, the output frequency shows good linearity with range from 740 MHz to 1.3 GHz，while the jitter voltage to signal voltage at central 1 GHz is acceptable for the application.

Key words : VCO；PLL；jitter ratio；CMOS process

壓控振蕩器(VCO)是鎖相環系統中的核心元件，很大程度上決定了鎖相環的性能(包括輸出頻率和噪聲性能)[1]。環形VCO由于具有易集成、功耗低以及調諧范圍大等優點而被廣泛應用于目前的集成電路模塊中。常見的應用領域包括時鐘恢復電路、片上時鐘產生電路，以及芯片制造公司用于評估門級延遲和速度功耗積以篩選不合格的晶圓等[2-5]。但是，由于片上環形VCO不僅受內部器件噪聲影響，還受耦合到電源和襯底中的由周圍數字電路開關引起的噪聲影響，因此，環形VCO的相位噪聲特性較差。如何優化噪聲特性、改善延時單元結構一直是國內外學者研究的熱點[7-10]。

    去掉尾電流源以后，負載電阻M3和M4的柵極電壓作為電流控制信號。同時，為了提高VoP和VoN的充放電速度以及對稱性，在輸出點增加了鉗位管M7、M8和正反饋管M5、M6。該結構的工作原理如下：
   (1)輸入差分對管M1、M2可以較好地抑制輸入共模噪聲和由電源線干擾引入的噪聲。M3、M4柵極電壓受偏置電路生成的Vctrl控制，作為差分對管的有源負載，可以抑制器件的1/f噪聲。另外，通過改變M3、M4的寬長比可以控制M1、M2中的電流。
   (2)M7和M8管柵極和源級連在一起，即VGS=0。對于增強型工藝，源極和漏極之間有兩個背靠背的PN結。這時，不管VDS極性如何，總有一個PN結處于反偏狀態，源漏之間沒有導電溝道，即IDS=0。在延時單元中，M7、M8組成交叉耦合的二極管，使單級輸出擺幅VoP-VoN固定，從而起到限制輸出信號擺幅的作用，使延時單元對共模噪聲不敏感，既穩定了延遲時間，也提高了系統的線性度。
   (3)M5和M6耦合對管構成了正反饋結構。如M5把VoP作為柵極電壓，當VoP增加時，M5中電流IDS增加，M7中無電流，M3中的電流不變，則流經M1中的電流增加，故VoN變小。也就是說，M5與M3管并聯增加了輸出轉換時的增益，從而使得輸出信號的上升沿和下降沿變得更快，輸出波形的對稱化和對電源電壓的不敏感特性更好地改善了噪聲特性。
3 仿真、流片與測試

   本項目中VCO集成在鎖相環模塊中，其輸出作為CMOS圖像傳感器芯片的片上時鐘。由于芯片中VCO周圍分布著大量的數字電路，所以抗干擾特性尤為重要。系統要求VCO穩定輸出頻率大于800 MHz，且抖動比盡可能小。
   利用SpectreRF工具（Cadence軟件）對VCO電路進行PSS分析，其結果如圖4所示。由圖中可見，當控制電壓在30 μV～800 mV時，輸出振蕩頻率線性地從740 MHz～1.3 GHz變化，VCO增益約為7×105 Hz/V。
   圖5顯示了VCO輸出波形的時域特性。與圖2相比，VCO輸出擺幅變大，且轉換速率變得更陡。由式（2）和式（4）可知，VCO噪聲特性得到較大改善。Pnoise分析結果如圖6所示。

集成了該VCO的鎖相環Die交送天津中芯國際集成電路制造公司進行流片。對VCO輸出頻率先分頻再測試，圖7為分頻后頻率為20 MHz時示波器顯示的圖像。由圖中可知，抖動比在可接受的范圍內。

本設計的壓控振蕩器以ECL延時單元為基礎，通過Weigandt噪聲分析，采用了一種新型延時單元結構。該結構在1.8 V工藝基礎上實現了與CMOS標準工藝完全兼容的高速VCO，并且其抖動比滿足CMOS圖像傳感器系統的要求。
參考文獻
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