0 引言

    機載脈沖多普勒雷達是應用多普勒效應并以頻譜分離技術抑制各類背景雜波的脈沖雷達，具有提高預警、對付低空突防目標和攻擊地面目標的能力^[1]。多普勒雷達以一定頻率發射高頻能量矩形脈沖波，每次發射為同頻連續的若干相干脈沖波串，各次發射的頻率有所差別且時間間隔大約為100 μs~300 μs。機載雷達回波存儲設備需要對大量的正交兩路回波數據進行高速采集，同時完成數據的可靠存儲以待飛機反航后進行數據回讀與分析。傳統的雷達回波多路數據記錄儀大多采用控制總線來實現各路數據的實時記錄，這種方式具有操作方便、靈活性強、易于實現等優點^[2]。但是機載環境復雜，傳統的總線控制型數據記錄設備的穩定性與可靠性不高，存儲容量小，傳輸速率低。并且如果發生空難，存儲設備跌落將經受高沖擊、高溫等惡劣環境，數據的有效回讀很難實現，設備的可靠性大大降低。針對此，本文提出一種基于FPGA的抗高沖擊雷達回波存儲系統。

1 系統總體方案設計

    隨著雷達成像技術向高分辨率方向發展，對雷達回波存儲設備在容量與速度方面都提出了更高的要求。本文所設計的存儲系統接收多普勒雷達數字信號處理機處理后的I、Q兩路正交加密信號，每一路的傳輸速率最大可達160 MB/s，單路存儲容量不少于60 GB。系統設計采用模塊化思想，主要分為以下幾大部分：信號調理模塊、FPGA邏輯控制單元、Flash存儲陣列、讀數模塊等。系統框圖如圖1所示。

    具體工作過程為：系統上電后各模塊初始化，處理機輸出的回波信號經過信號調理模塊被送入A/D轉換電路與捕捉觸發電路，A/D部分輸出14位并行LVDS信號，隔離后在FPGA控制下經FIFO緩存至Flash存儲陣列中。記錄完成后通過讀數模塊可以進行數據回讀，以便在上位機中對數據進行分析處理。

2 系統主要模塊設計

2.1 信號調理模塊

    該模塊的作用是對信號進行初步處理，包括增益調整、隔離、阻抗匹配、濾波等，使得信號滿足進入后續電路的要求。其結構圖如圖2所示。

    雷達整個發射周期內的信號量是巨大的，一分鐘即可產生約3 GB的數據量。而在整個周期中信號的占空比卻是很小的，所以系統只需要存儲有回波信號段內的信號。回波捕捉電路提供了存儲開始的觸發信號。根據多普勒雷達回波信號的特點，在捕捉電路中設計了三級檢測機制，以實現有效信號的準確捕捉，如圖3所示。目標回波的脈沖寬度是0.2 μs~0.5 μs，而噪聲脈沖通常是瞬時的、隨機的^[4]。所以通過過零檢測所設門限的可能是噪聲脈沖，下一級的脈寬檢測則有效避免了誤觸發。在第三級檢測中考慮到兩路正交信號是同時到達的，滿足此條件才會產生觸發信號。同時，在FIFO中預留一段空間可存放N個采樣值，FIFO中的數據是實時更新的，始終保持最新的N個回波數據。當觸發信號來臨時，有效的回波數據才會經FIFO緩存進入Flash中，而觸發前的那一部分信號也被很好地保留下來。

2.2 FPGA控制模塊

    考慮設計要求等實際情況，FPGA主控芯片采用的是CycloneIII系列EP3C16F256CN。該芯片有著豐富的片內資源，采用BAG封裝形式，具有LVDS差分接口。設計時可在QusrtusII中直接調用IP核altlvde_rx(RLVDS)來與ADS6142的LVDS接口相連。此IP核具有在外部時鐘的控制下完成多路并行數據的同步接收、串并轉換和數據緩沖的能力^[2]。該主控芯片可以很好地完成LVDS信號的傳輸。同時，為確保存儲系統的高可靠性，ECC校驗也是NAND Flash所必須的，該功能在FPGA中通過調用IP核實現。

2.3 存儲模塊

    存儲部分選用的是三星公司的第二代NAND Flash芯片K9GBG08U0A，內部有2個2 GB的芯片疊加，總容量為4 GB。具有存儲容量大、數據掉電不易丟失的特點^[3]。其讀寫擦等控制均由FPGA完成。

    為滿足每路數據存儲容量不少于60 GB的設計要求，在每一路中都采用16片存儲芯片組成的存儲陣列。每4片組成一組進行字擴充，每4組進行位擴充。形成位寬32 bit、總容量128 GB的存儲陣列，實現大容量數據存儲的目的。存儲陣列如圖4所示。

    針對Flash存入速率較慢、傳輸速率無法達到要求的情況，本文在位擴展的同時，采取流水線操作的技巧來使數據的存儲速率成倍提高。流水線方式主要是利用芯片自主編程時間向下一級存儲單元寫入數據，形成流水式的數據傳輸^[2]。先加載前一級存儲單元的地址和數據，數據加載完畢之后，這一級進入自動編程階段^[2]。這一級的編程時間與下一級地址、數據加載時間是重合的，如此便可省去每一級編程等待時間。各級如此反復操作形成流水式操作模式。每一組可實現的數據存儲速率為40 MB/s，每一路中4組同時進行可視為并行32位數據傳輸，速率可達40×4=160 MB/s，實現高速數據傳輸的目的。

2.4 讀數模塊

    本系統采用由LabVIEW所設計的上位機軟件，通過USB3.0接口發送讀數與擦除等命令。Flash的讀寫擦都有自己固定的時序，讀數階段也采用流水式方法從存儲陣列中讀出數據。讀數時產生的ECC校驗碼會與存數時產生的校驗碼通過異或比較，比較的結果判斷所存數據是否需要糾錯。

3 系統抗沖擊分析

    本系統的工作環境惡劣，飛機上的強振動以及發生墜落后瞬間伴隨著的強大沖擊力，這些都有可能對內部的電路板造成破壞。本文對機械殼體與填充進行合理的設計，采取兩級保護，以確保系統在高壓力、高沖擊環境下內部電路可以正常工作。最后，對所設計的殼體在ANSYS13.0中進行抗沖擊試驗仿真。

3.1 防護結構設計

    本系統共有三塊電路板：1號信號調理板、2號Flash存儲版、3號FPGA控制板。其中2號板作為數據的存儲部分最為重要。設備在遭受強沖擊受損后，只要2號板是完整的便可正常回讀數據。所以將2號板置于核心位置，其機構圖如圖5所示。

    殼體設計為圓柱體，因其在相同材料下比其他形狀殼體強度更高。圓柱殼體360°對稱，而立方體每條棱和棱角處易出現應力集中，使殼體變形或損壞^[6]。綜合考慮各種緩沖材料的彈性模量、伸長率與強度，選用高強度合金鋼作為機械外殼，泡沫鋁作為內層防護，外層用橡膠填充，內層采用環氧樹脂進行灌封。

    高強度合金鋼經特殊熱處理達到適當硬度，硬度過低會導致殼體變形，硬度過高使材料脆性增加，結構易碎裂。環氧樹脂固化成型后，具有硬度高、絕緣、耐腐蝕、耐老化、耐冷熱沖擊等特性^[5]。泡沫鋁是一種可通過改變密度調節彈性模量且各向同性的金屬材料，具有較高的抗彎剛度和沖擊波吸收能力^[6]。選用的這些緩沖材料都有較大的彈性模量，在高沖作用下首先通過自身變形吸收一大部分能量。在緩沖作用下，沖擊力幅值變小、脈寬變寬，將損壞程度降至最低，提高殼體的耐抗性。

3.2 仿真與分析

    材料模型與仿真參數選取的好壞會直接影響仿真效果。在查閱各類文獻的基礎上，選取了仿真所用的材料模型以及材料密度、楊氏模量、泊松比等相關參數，如表1所示。

    在仿真中，做出如下假設^[6]：

    (1)殼體各部分均勻連續，整個結構視為剛體，不計邊界效應，無初始應力。

    (2)沖擊力方向單一，不計重力。

    (3)沖擊過程視為絕熱過程。

    采用網格曲線，劃分方式為AutoMesh法，此種網格劃分方法對規則性立方體的受力分析具有比較高的精度。沿圓柱面法向方向施加峰值大小為50 000 g、脈寬為2.3 μs的瞬時作用力。仿真分析得出形變圖如圖6所示。由仿真形變圖得知中心位置2號板在沖擊峰值處所受沖擊載荷經緩沖可降至3%以下，屈服應力處于內層防護可承受范圍。

4 實驗結果與分析

    圖7為實驗中一組Flash的時序仿真圖。fosc_j為時鐘信號，8位片選信號ce按流水線控制方式依次被拉低，使并行8位數據存儲至Flash陣列中。

    使用信號發生器對整個存儲系統進行驗證，輸入一路方波信號，使系統上電、觸發，存儲完成后，對已灌封好且已存儲好數據的設備進行馬歇特錘模擬跌落實驗，施加峰值為50 000 g，脈寬為30 μs的加速度信號。經模擬跌落實驗后的殼體破損，但內部電路板完好，取出2號存儲板通過讀數接口進行數據回讀。所讀取的數據波形如圖8所示。

5 結論

    本文設計了基于硬件控制的抗高沖擊機載雷達回波存儲系統，并對主要模塊進行了詳細分析。系統以FPGA為主控單元，并提出合理的機械結構設計。軟件時序仿真與沖擊實驗表明：基于流水線的控制邏輯使存儲速率可達160 MB/s，存儲陣列的設計使存儲容量高達128 GB，且在承受50 000 g沖擊加速度下，內部電路不損壞，數據可有效回讀，實現了抗高沖擊高速大容量存儲系統的設計。

參考文獻

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