Chiplet可謂是最近半導體業(yè)的熱門單詞。從DARPA的CHIPS項目到Intel的Foveros，都把chiplet看成是未來芯片的重要基礎技術。在摩爾定律奔向3納米、1納米的物理極限之際，IC制造大廠當前也僅有臺積電和三星這兩家家繼續(xù)先進工藝制程的爭奪戰(zhàn)，Intel似乎漸漸在放棄先進工藝制程的繼續(xù)研發(fā)。后摩爾定律時代確已降臨，“小芯片”(Chiplet)便可作為一種解方，可能帶給從上游IC設計、EDA Tools、制造工藝、先進封測等各個產業(yè)鏈環(huán)節(jié)顛覆式的改變，是IC業(yè)繼續(xù)發(fā)展最有效的手段。

　　迄今為止，已經有很多公司早早地創(chuàng)建了自己的chiplet生態(tài)系統(tǒng)，包括Marvell的MoChi、英特爾的EMIB以及初創(chuàng)公司zGlue提供的產品。而且早在去年夏天，英特爾就已發(fā)布了針對其EMIB封裝技術的開源AIB協(xié)議，作為其DARPA研究計劃中小芯片研究的一部分。

　　究竟什么是“Chiplet”？

　　Chiplet是業(yè)界為了彌補硅工藝技術增長放緩所做的幾項努力之一。 它們起源于多芯片模塊，誕生于20世紀70年代，最近在AMD的Ryzen和Epyc x86處理器等產品中作為一種節(jié)省成本的技術而重新煥發(fā)活力。

　　簡單來說，Chiplet就是小芯片，從系統(tǒng)端出發(fā)，首先將復雜功能進行分解，然后開發(fā)出多種具有單一特定功能，可相互進行模塊化組裝的“小芯片”（Chiplet），如實現數據存儲、計算、信號處理、數據流管理等功能，并最終以此為基礎，建立一個“小芯片”的芯片網絡（未來的電腦系統(tǒng)可能只包含一個CPU芯片和幾個GPU，這些GPU都連接到這個Chiplet芯片上，形成芯片網絡）。

　　Chiplet可以將不同的計算機元件集成在一塊硅片上，來實現更小更緊湊的計算機系統(tǒng)結構。未來計算機的系統(tǒng)結構，可能不是由單獨封裝的芯片制造的，而是在一塊較大的硅片上互連成芯片網絡的IC制造的。

　　Chiplets為何被認為是IC業(yè)繼續(xù)發(fā)展最有效的手段？

　　之所以業(yè)界對Chiplets技術感興趣，主要還是受到成本和市場壓力的驅使。隨著芯片制程從10nm縮減到7nm，接下來還要進一步縮減到5nm，每一次制程縮減所需要的成本和開發(fā)時間都在大幅提升。而且，當芯片制程接近1nm時，就將進入量子物理的世界，現有的工藝制程會受到量子效應的極大影響，從而很難進一步進步了。

　　每一次制程縮減所需要的成本都有大幅提升（數據來源：International Business Strategies，華夏幸福產業(yè)研究院）

　　另外，使用Chiplet技術可以避免Die的尺寸繼續(xù)增大，帶來良率的下降；各個Die可以使用不同的最佳工藝，實現更低的成本、更快的上市時間；高度再集成的ASIC可以占用更少的單板面積。

　　因此Chiplets技術是目前看來IC業(yè)繼續(xù)發(fā)展最有效的手段。

　　但是，實現Chiplets技術還存在比較多的技術難點：多Die封裝時的總體良率控制問題，即使單Die 98%的良率，多Die封裝后的總體良率會急劇下降；多Die構成的整芯片的測試、問題定位和問題解決（需要提供專用的接口）；來自不同芯片廠家的Die供應給封裝廠時的進度同步問題。

　　Chiplet技術優(yōu)缺點對比分析

　　發(fā)展Chiplet會遇到哪些挑戰(zhàn)？

　　既然實現Chiplets技術還存在比較多的技術難點，那么下面具體了解下發(fā)展Chiplet會遇到以下幾方面的挑戰(zhàn)：

　　首先當然是集成技術的挑戰(zhàn)。Chiplet模式的基礎還是先進的封裝技術，必須能夠做到低成本和高可靠性。此外，集成技術的挑戰(zhàn)還來自集成標準。

　　①互聯(lián)標準。首先，設計這樣一個異構集成系統(tǒng)需要統(tǒng)一的標準，即die-to-die數據互聯(lián)標準。而且裸芯片到裸芯片的互連方案很昂貴。

　　②封裝技術。將多個模塊芯片集成在一個SiP中需要高密度的內部互連線。可能的方案有硅interposers技術、硅橋技術和高密度Fan-Out技術，不論采取那種技術，互連線（微凸）尺寸都將變得更小，這要求互連線做到100%的無缺陷。因為互聯(lián)缺陷可能導致整個SiP芯片不工作。

　　除了集成技術之外，chiplet模式能否成功的另一個大問題是質量保障。我們在選擇IP的時候，除了PPA(power,performance and cost)之外，最重要的一個考量指標就是IP本身的質量問題。IP本身有沒有bug，接入系統(tǒng)會不會帶來問題，有沒有在真正的硅片上驗證過等等。在目前的IP復用方法中，對IP的測試和驗證已經有比較成熟的方法。但是對于Chiplet來說，這還是個需要探索的問題。

　　③測試技術。作為一個復雜的異構集成系統(tǒng)，保證SiPs芯片功能正常比SoC更困難。SoC芯片通常需要采購IP，而目前關于IP的重用方法中，IP的測試和驗證已經很成熟，可以保證IP接入系統(tǒng)沒有問題。采用Chiplet模式的SiPs芯片則不同，它采購或使用的是制造好的die，即模塊芯片。這對單個die的良率要求非常高，因為在SiPs中一個die的功能影響了整體性能，一旦出了問題損失巨大。同時在die設計中還需要植入滿足SiPs芯片的測試協(xié)議。而對于SiPs芯片，由于管腳有限，如何單獨測試每個die的性能和整體SiP的性能也是一個難點。

　　Chiplet尚是個新生事物,目前至少能供選擇的芯片組并不很多,另外它還面臨如下一些挑戰(zhàn)：

　　④開發(fā)工具。互聯(lián)、封裝和測試需要軟件工具的支持，對于EDA工具帶來巨大的需求。例如在芯片設計中，30%-40%的成本是工具軟件。DARPA的 CHIPS項目中一個工作重點就是設計工具。Chiplet技術需要EDA工具從架構探索，到芯片實現，甚至到物理設計提供全面支持。

　　⑤芯片網絡的交通死鎖與流量堵塞。盡管每個chiplet的芯片上routing system都可以很好地工作，但是當它們全部連接在內插器的網絡上時，就出現了交通死鎖與流量堵塞問題。

　　目前還有一點還不是很清楚：一旦Chiplet被制造出來交給集成商和封裝廠以后, 誰將來負責這些芯片組。

　　中外各大企業(yè)的Chiplet發(fā)展現狀

　　目前，Chiplet模式還處于發(fā)展早期，主要圍繞DARPA的CHIPS項目發(fā)展。在CHIPS項目中，有制造封測企業(yè)如Intel、Northrop、Micorss等，還有模塊芯片開發(fā)企業(yè)（如Ferric、Jariet、美光、Synopsys）和和高校（如密西根大學），以及EDA工具開發(fā)企業(yè)（如Candence）和高校（如佐治亞理工)。

　　Intel針對互聯(lián)標準的挑戰(zhàn)，首先提出了高級接口總線（Advanced Interface Bus，AIB）標準。在DARPA的CHIPS項目中，英特爾將AIB標準開放給項目中的企業(yè)使用。AIB是一種時鐘轉發(fā)并行數據傳輸機制，類似于DDR DRAM接口。目前，英特爾免費提供AIB接口許可，以支持廣泛的Chiplet生態(tài)系統(tǒng)，包括設計方法或服務供應商、代工廠、封裝廠和系統(tǒng)供應商。此舉將加速AIB標準的快速普及，有望在未來成為類似ARM的AMBA總線的業(yè)界標準。

　　使用AIB標準的SiP芯片

　　Intel在2017年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多硅片互聯(lián)）技術的基礎上，在2018年底的架構日上，更是進一步將其升級為邏輯晶圓3D堆疊技術，命名為Foveros。使用Foveros技術，在二維平面上可以通過EMIB實現Die-to-Die之間的互聯(lián)，在三維垂直方向上還可以使用TSV（Through Silicon Via）實現Die之間的堆疊。每個Die所使用的工藝制程可以不一樣，通過高級封裝技術進行封裝，充分利用2D和3D的空間。

　　EMIB技術已經在Intel的Stratix 10 FPGA芯片上使用了，在未來Intel的CPU/FPGA/GPU/AI等芯片上，我們可以期待Foveros技術的進一步落地。Foveros結合EMIB可以滿足各種不同應用、功率范圍和外形尺寸的需求，提供低成本、高性能芯片選擇。英特爾預計將于2019年下半年推出一系列采用Foveros技術的產品。首款Foveros產品將整合高性能10nm模塊芯片和低功耗的22nm基礎晶片。

　　而Intel的死對頭AMD自然也不甘示弱，在當下，AMD其實已經為我們帶來了使用Chiplets技術的EYPC Zen架構CPU芯片，包括在2018年發(fā)布的服務器端Naples CPU芯片和剛剛結束的Computex 2019上發(fā)布的7nm Ryzen桌面級CPU。

　　在AMD EPYC CPU芯片的基板上，8個CPU Chiplets圍繞著1個中心I/O Chiplet。I/O Chiplet使用14nm工藝，而CPU Chiplets則使用7nm工藝。

　　AMD EPYC CPU芯片采用Chiplet技術實現

　　AMD研究人員最近提出了一種方案，獨立chiplet的可以經過設計，芯片網絡需要遵守簡單的規(guī)則，就能基本消除死鎖難題。這些規(guī)則規(guī)定了數據進入和離開芯片的問題，限制了移動的方向。如果能夠徹底解決這個問題，那么Chiplet將為未來計算機設計的發(fā)展帶來新的動力。

　　除了AMD和Intel之外，其它IC廠家也都在自家產品上開始逐步使用Chiplet技術。如Xilinx和Marvell.

　　在今年六月初于日本京都舉辦的VLSI Symposium（超大規(guī)模集成電路研討會）期間，臺積電展示了自己設計的一顆小芯片（chiplet）“This”。

　　基本參數上，This采用7nm工藝，4.4x6.2mm（27.28 mm2），CoWos（晶圓級封裝），雙芯片結構，其一內置4個Cortex A72核心，另一內置6MiB三緩。

　　This的標稱最高主頻為4GHz，實測最高居然達到了4.2GHz（1.375V）。同時，臺積電還開發(fā)了稱之為LIPINCON互連技術，信號數據速率8 GT/s。

　　另外，不得不提一家中資企業(yè)極戈科技的發(fā)展。他們采用Chiplet模式極大地縮短了物聯(lián)網芯片的研發(fā)周期。

　　極戈科技（zGlue）2014年成立于美國硅谷，2017年進入中國。創(chuàng)始人張銘畢業(yè)于北京大學，在UIUC獲得碩士與博士學位。曾在英特爾和三星工作。

　　極戈科技主打快速芯片設計和制造，通過獨特的電路設計+封裝+ SDK+算法，能夠將物聯(lián)網芯片的設計制造流程從超過1年壓縮到2-4周。他們利用SaaS的模式提供芯片設計方案，也采用2.5D/3D封裝技術。基礎芯片是極戈開發(fā)的硅基芯片，上層是第三方的模塊芯片，包括傳感器、通訊、存儲等，從而低成本、高速度地實現小體積，低功耗的系統(tǒng)集成。

　　來自極戈的ZiP芯片（來源：極戈科技）

　　中國本土企業(yè)也開始涉及Chiplet技術，Chiplet理念與實踐做法，與國內的武漢弘芯想做的系統(tǒng)芯片制造正好相契合。自7月初上任的弘芯CEO蔣尚義指出，美國DARPA推動的電子產業(yè)振興計劃（ERI）推動小芯片，開始啟動主導標準，也建議國內建立本土一套自己的標準，促進中國實現自己的標準，武漢弘芯愿扮推手，推動Chiplet制定國內標準。

　　近日在一場由芯聯(lián)芯主辦的圓桌討論會議上，來自IP、設計服務與IC制造業(yè)大咖同臺探討了Chiplet對行業(yè)產生的變革與影響。芯聯(lián)芯首席運營官(COO)石克強則也認為，摩爾定律已走到盡頭之際，Chiplet發(fā)展或許連摩爾仍在世，也是他意料不到的，這另一途徑可說更好、更快、更便宜的讓芯片不再受制于線寬與傳輸速度。

　　從設計服務的環(huán)節(jié)來講，如何建立起當中的生態(tài)環(huán)境與伙伴關系，擴大Die Bank并且建立標準這也都是至關重要的事。

　　芯聯(lián)芯目前擁有MIPS架構全球銷售權、中國與港澳地區(qū)獨家經營權，從IP的觀點切入，何薇玲表示，成熟CPU架構正是Chiplet的核心，能讓系統(tǒng)運作得更穩(wěn)當規(guī)律、更省能耗，IP成熟度與來源正當性往往是影響產品能否順利上市，能不能最終打下市場的關鍵。