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一種基于Ring-VCO結(jié)構(gòu)的寬頻帶低抖動鎖相環(huán)的設(shè)計與實現(xiàn)

2020年電子技術(shù)應(yīng)用第5期

劉穎1，田澤1，2，呂俊盛1，2，邵剛1，2，胡曙凡1，李嘉1

1.航空工業(yè)西安航空計算技術(shù)研究所，陜西西安710068； 2.集成電路與微系統(tǒng)設(shè)計航空科技重點實驗室，陜西西安710068

摘要： 為了在高速傳輸系統(tǒng)中實現(xiàn)寬頻帶和低抖動時鐘輸出的要求，設(shè)計了一種基于Ring-VCO結(jié)構(gòu)的低抖動鎖相環(huán)，采用與鎖相環(huán)鎖定頻率強相關(guān)的環(huán)路帶寬調(diào)整方法來降低環(huán)路噪聲，加速環(huán)路鎖定，即利用全局參考調(diào)節(jié)電路中比較器模塊將鎖定控制電壓與參考電壓比較來改變各模塊電流，根據(jù)不同鎖定頻率調(diào)整環(huán)路參數(shù)，大大縮短了鎖定時間，同時利用四級差分環(huán)形振蕩器和占空比調(diào)整電路的差分對稱結(jié)構(gòu)，降低了電路噪聲。電路采用40 nm CMOS工藝實現(xiàn)，測試結(jié)果表明輸出頻率為1.062 5 GHz~5 GHz，在最高時鐘頻率5 GHz下眼圖質(zhì)量良好，時鐘抖動39.6 ps。

關(guān)鍵詞： 鎖相環(huán) 環(huán)形振蕩器寬頻低抖動

中圖分類號： TN432
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.191337
中文引用格式： 劉穎，田澤，呂俊盛，等. 一種基于Ring-VCO結(jié)構(gòu)的寬頻帶低抖動鎖相環(huán)的設(shè)計與實現(xiàn)[J].電子技術(shù)應(yīng)用，2020，46(5)：35-39.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a ring-VCO based PLL with wide frequency range and low jitter[J]. Application of Electronic Technique，2020，46(5)：35-39.

Design and implement of a ring-VCO based PLL with wide frequency range and low jitter

Liu Ying1，Tian Ze1，2，Lv Junsheng1，2，Shao Gang1，2，Hu Shufan1，Li Jia1

1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China

Abstract： A ring-VCO based phase lock loop(PLL) is designed for achieving the wide frequency range and low jitter requirements of high speed communication system. By adjusting the loop bandwidth which is closely related to the lock-in frequency it reduces the loop noise and accelerates loop locking. Adopting the comparator in reference circuit to compare the locking control voltage with the reference voltage to flexibly change the current in other module, and adjusting the loop parameters according to different lock-in frequencies, the lock-in time is greatly reduced. At the same time, the differential symmetrical structure of the four-stage differential ring oscillator and duty cycle adjusting circuit is used to reduce the circuit noise. This chip is fabricated in 40 nm CMOS process, the measured results show that the output frequency is from 1.062 5 GHz to 5 GHz, the performance of the signal at 5 GHz is good and jitter is 39.6 ps.

Key words : phase lock loop；ring oscillator；wide frequency range；low jitter

0 引言

鎖相環(huán)作為時鐘產(chǎn)生的核心電路，以其寬頻帶、低抖動、鎖定速度快等特點，被廣泛應(yīng)用在高速通信和電子傳輸系統(tǒng)中。最早的電荷泵鎖相環(huán)電路固定環(huán)路帶寬實現(xiàn)，輸出時鐘頻帶較窄，鎖定時間較長。隨著高速、多協(xié)議的通信系統(tǒng)的快速發(fā)展，要求鎖相環(huán)電路輸出頻率范圍廣及時鐘抖動低，而固定環(huán)路帶寬的鎖相環(huán)電路結(jié)構(gòu)無法同時滿足輸出頻率范圍、各頻點鎖定時間及噪聲的要求^[1-2]，因此，鎖相環(huán)電路環(huán)路參數(shù)可調(diào)已成為主流電路結(jié)構(gòu)^[3-5]。常見的環(huán)路帶寬可調(diào)通過寄存器配置電荷泵、環(huán)路濾波器參數(shù)等方式實現(xiàn)，此類方法易實現(xiàn)，但操作較為機械，且與鎖定頻率非強相關(guān)，性能無法達(dá)到最優(yōu)。

因此，為了能夠拓寬鎖相環(huán)輸出頻帶，同時滿足輸出低抖動時鐘的要求，本文提出了一種與鎖相環(huán)鎖定頻率強相關(guān)的環(huán)路帶寬調(diào)整方法，利用全局參考調(diào)節(jié)電路中比較器模塊將鎖定控制電壓V_ctrl與參考電壓V_ref電壓比較來改變各模塊電流，實現(xiàn)不同頻率下環(huán)路帶寬的調(diào)整，加速環(huán)路鎖定，降低鎖相環(huán)噪聲。另一方面，采用四級差分環(huán)形振蕩器結(jié)構(gòu)和占空比調(diào)整電路，以其差分對稱結(jié)構(gòu)降低電路噪聲，并在電路中引入LDO等方式進(jìn)行抖動優(yōu)化^[6-9]。

論文詳細(xì)內(nèi)容請下載http://www.viuna.cn/resource/share/2000002787

作者信息:

劉穎1，田澤1，2，呂俊盛1，2，邵剛1，2，胡曙凡1，李嘉1

(1.航空工業(yè)西安航空計算技術(shù)研究所，陜西西安710068；

2.集成電路與微系統(tǒng)設(shè)計航空科技重點實驗室，陜西西安710068)

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