SK海力士CEO李錫熙今日在IEEE國際可靠性物理研討會（IRPS）上作了主題演講，講述了SK海力士產品的未來計劃，分享了一些概念性技術，比如用EUV光刻生產的DRAM和600層堆疊的3D NAND。

　　目前為止SK海力士最新的3D NAND是512Gb 176層堆疊的3D NAND，看起來600層還很遙遠，目前他們還只是在研究這種可能性，在達到600層堆疊前還需要解決各種問題。SK海力士致力于確蝕刻技術實現高縱橫比，以實現業界所需的高密度技術，此外他們還推出了原子層沉積技術，以進一步改善單元的電荷存儲性能，并在需要時把電荷放出，同時開發新的導電材料讓電荷在一定程度上保持均勻。除此之外為了解決薄膜應力問題，控制了薄膜的機械應力水平，并優化了單元氧化氮材料。為了應對在有限的高度上堆疊更多電池時發生的電池間干擾現象和電荷損失，SK Hynix開發了隔離電荷陷阱氮化物結構來增強可靠性。為了對應在有限高度內堆疊多層時發生的單元間電荷干擾與電荷損失，SK海力士開發了隔離電荷陷阱氧化物結構，以提高可靠性。

　　在DRAM方面，SK海力士引入了EUV光刻設備來解決以往DUV光刻的局限性，制程工藝能輕松達到10nm以下，以此來提升生產效率。當然還有問題要解決的，比如為了保持單元電容，他們正試圖改善電介質厚度，開發具有高介電常數的新材料，并采用新的單元結構。這些單元互連需要盡可能低的電阻，他們正在尋找新一代電極與絕緣材料，并推出新工藝。

　　提議整合CPU及內存，另提出CXL內存解決方案

　　李錫熙還提出了整合CPU以及內存的想法。目前內存標準正在準從DDR4過渡到DDR5上，后者相比前者可以帶來不少的性能增幅。不過，無論DDR內存有多快，與HBM相比在速度上還是要落后不少。這點也是李錫熙認為CPU以及內存應該要合并整合的基礎。

　　他在研討會上發表了對于一套“融合存儲以及邏輯”、更快的存儲標準的愿景。

　　“高帶寬內存的速度提升是通過增加CPU及內存之間的通道而來的，而在CPU以及內存共同處于同一模塊的近內存處理（Processing Near Memory，簡稱PNM）中，速度提升會更多。如果更進一步的話，在內存內處理（Processing In Memory，簡稱PIM）中，當CPU以及內存都處于單一包裹（package）上的時候，速度可以獲得更大加的提升。而最終，CPU以及內存整合在同一芯片中的內存內計算（Computing in Memory，簡稱CIM）可以讓內存速度提升更加多。”

　　圖片來源：三星

　　海力士目前是全球第二大存儲生產商，不過他們并沒有開發及生產任何諸如CPU的芯片，因此CEO李錫熙呼吁半導體巨頭之間互相合作，形成一個可以維持CPU及內存集成的生態圈。

　　“只有在消費者、供貨商、學術界以及政府之間形成合作及共享的開放創新性的戰略合作關系，我們才可以塑造一個追求經濟及社會價值的新時代?！?/p>

　　另外，李錫熙也提出了一種名為Compute Express Link（CXL）的新標準，它可以與現有的PCIe總線互補。CXL內存可以快速且高效地在CPU以及圖形/計算加速器，或者智能網絡界面中移動數據。

　　“CXL內存不僅可以擴展帶寬以及容量，還可以實現持久性內存的價值，是一種可以縮小內存性能以及行業要求之間差距的解決方案?！?/p>