說到AI伺服器的能耗問題，不少半導體業者的直覺反應，就是靠摩爾定律解決不就好了？例如，臺積剛量產的3納米制程，能耗可以較前一代5納米降三成到三成五。但有趣的是，英偉達最新、最高階的GPU都不是當下臺積的最先進制程。

　　「已經好幾代都是這樣，」一位資深半導體分析師也觀察到這現象。

　　「黃仁勛算盤打得很精，」該分析師說，主要是近年先進制程愈來愈貴，得到的效能提升卻愈來愈小，英偉達寧可等個兩年，待制程良率穩定、價格下跌再進場，并選擇將資源投在軟體優化、新架構上，「效果可能好上10倍，可說是本小利多，」該分析師坦言。

　　英偉達能如此好整以暇，一大原因也是其寡占AI市場，沒有導入昂貴新制程的迫切理由。這對于臺積的未來可能是個警訊。

　　首先，去年臺積高速運算業務占營收比重達41%，首度超越智能型手機的39%。

　　業界都將之視為典范轉移。智能型手機市場已成熟，以AI為首的高速運算，將成為未來臺積的成長火車頭。

　　但英偉達對最先進制程的不積極態度，讓上述說法，顯得有點一廂情愿。

　　然而，一位英偉達供應商高層告訴《天下》，英偉達GPU之一H100的技術重點，其實是在旁邊整顆用臺積的CoWoS技術，與6顆昂貴的第三代高頻記憶體（HBM3）連接起來的架構，每一顆記憶體可擴充到80GB、每秒3TB的超高速資料傳輸，讓美國科技媒體驚呼「怪物」。

　　這是「后摩爾時代」的技術特征。英偉達競爭者超微的MI300，也有類似架構。與此同時，據臺灣《電子時報》，近期業界傳出，微軟正在接觸臺積電供應鏈及旗下設計公司，希望將臺積電代工廠的CoWoS封裝技術用于其自研AI芯片。

　　臺積電CoWoS：10年進化5代的封裝技術

　　正如之前所說，臺積電根據中介層（interposer）的不同，將其“CoWoS”封裝技術分為三種類型。一種是“CoWoS_S（Silicon Interposer）”，它使用硅（Si）襯底作為中介層。這種類型是2011年開發的第一個“CoWoS”技術，在過去，“CoWoS”是指以硅基板作為中介層的先進封裝技術。

　　另一種是“CoWoS_R（RDL Interposer）”，它使用重新布線層（RDL）作為中介層。

　　第三個是“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，它使用小芯片（chiplet）和RDL作為中介層。請注意，“本地硅互連”通常被臺積電縮寫為“LSI”。

　　“CoWoS_S”（傳統的“CoWoS”）的橫截面結構示例。是所謂2.5D封裝的代表。通過在作為中介層的硅基板上形成高密度布線和硅通孔（TSV），可以在硅芯片之間緊密放置并傳輸高速信號

　　繼續擴大中介層面積、晶體管數量和內存容量

　　“CoWoS_S”（原“CoWoS”）于2011年開發。這被稱為“第一代（Gen-1）”CoWoS封裝技術首先是被 Xilinx 的高端 FPGA 采用。其中，Si 中介層的最大尺寸為775mm 2 (25 mm x 31 mm)。它接近一個掩模版的曝光尺寸（26mm x 33mm）（在 ArF 浸入式光刻機的情況下）。FPGA 芯片制造技術是 28 納米 CMOS 工藝。采用該技術的賽靈思高端FPGA“7V2000T”在“CoWoS_S”中配備了四個FPGA邏輯芯片。

　　在2014年開發的第二代“CoWoS_S”中，硅中介層擴大到1150mm2。接近1287mm2，這是1.5分劃板的曝光面積。2015年被賽靈思高端FPGA“XCVU440”采用。它配備了三個 FPGA 邏輯芯片。FPGA 芯片制造技術是 20 納米 CMOS 工藝。

　　在2016年開發的第三代“CoWoS_S”中，雖然Si中介層的尺寸沒有太大變化，但高速DRAM模塊“HBM”和邏輯首次混合使用。2016年率先被NVIDIA的高端GPU“GP100”采用。在這種封裝下，GPU 芯片和“HBM2”混合在一起。HBM2 是硅片疊層模塊（4 個 DRAM 芯片和 1 個基片（底部）通過 TSV 連接），“GP100”配備了 4 個16GB（128Gbit的HBM2 模塊和大容量的DRAM和GPU高速連接。

　　在 2019 年開發的第4代“CoWoS_S”中，Si 中介層的尺寸已擴大到相當于兩個光罩的曝光面積——大約1700 mm 2。這個巨大的中介層裝有一個大型邏輯芯片和 6 個 HBM2。由于一個HBM2存儲的容量增加到8GB（64Gbit），所以總容量為48GB（384Gbit），是第三代容量的3倍。

　　要集成的邏輯和內存總是很大

　　在上文中我們談到，高性能封裝技術“CoWoS（Chip on Wafer on Substrate）”從首次開發起約10年的時間內推出了多款衍生產品。接下來，讓我們還回顧一下“CoWoS”技術自 2011 年首次開發以來的發展歷程。

　　最初的“CoWoS”技術使用硅（Si）襯底作為中間襯底（中介層）。目前，臺積電稱這種類型為“CoWoS_S（Silicon Interposer）”。正如第一部分所解釋的，從2011年的第一代到2019年的第四代，CoWoS技術不斷擴大中介層面積、晶體管數量和內存容量。

　    中介層原本很大，但現在變得更大了。第一代的面積相當于一個標線（775mm2），第二代和第三代的面積相當于1.5個標線（1150mm2和1170mm2）。在第 4 代中，它變得更大，達到了相當于兩個標線 (1700mm2 ) 的面積。

　　最初，安裝在中介層上的硅芯片是多個邏輯芯片。從第3代開始，它支持邏輯和內存的混合加載。它現在配備了一個邏輯 (SoC) 芯片和一組高速DRAM模塊“HBM（高帶寬內存）”的層壓芯片。具體來說，將一個SoC芯片和四個 HBM（4GBx4，總共16GB）安裝在一起。到了第4代，SoC die的面積（集成規模）擴大了，要混合的 HBM 數量增加到了6個。通過將一個 HBM 的存儲容量增加一倍，HBM 的總容量已顯著增加到第三代的三倍（48GB）。

　　“CoWoS_S”的改進助推HPC系統演進

　　臺積電在今年（2021年）開發的第5代“CoWoS_S”將Si中介層進一步擴大到2500mm2，這相當于3個光罩，是第3代的兩倍大，安裝了8個HBM。Logic 的硅芯片再次成為小芯片，在總面積為1200mm2 的地方放置了兩個迷你芯片。可安裝的 HBM 規格為“HBM2E”（HBM 2nd generation 的增強版）。

　　通過使銅 (Cu) 布線比以前更厚，Si 中介層的重新布線層 (RDL) 將薄層電阻降低到不到一半。用 5 層銅線連接硅芯片。臺積電還重新設計了 TSV，以減少由于硅穿透孔 (TSV) 引起的高頻損耗。重新設計后，2GHz至14GHz高頻范圍內的插入損耗（S21）從傳統的0.1dB以上降低到0.05dB以上。此外，通過將具有深槽的高容量電容器“eDTC（嵌入式深溝槽電容器）”裝入 Si 中介層，臺積電進一步穩定了電源系統。eDTC 的電容密度為 300nF/mm2。在100MHz至2GHz的頻率范圍內，配電網絡 (PDN) 的阻抗已通過eDTC降低到35%以下。

　　支持第5代“CoWoS_S”（傳統“CoWoS”）的基本技術

　　下一代（第6代）“CoWoS_S”計劃于2023年開發。Si中介層的尺寸更大，有四個掩模版。通過簡單的計算，它達到約3400mm2 (約58.6mm見方)。邏輯部分配備了兩個或更多帶有小芯片的迷你芯片，內存部分配備了12個HBM。相應的HBM規范似乎是“HBM3”。

　　硅中介層將處理器處理性能提升 2.5 倍

　　高性能計算（HPC）的封裝技術“CoWoS（Chip on Wafer on Substrate）”首次出現在10年前（2011年）。正如前文所說，在過去十年里，我們不斷擴大集成規模，提升每一代的性能，并為“CoWoS”開發了衍生產品，目前主流產品的名稱已更改為“CoWoS_S”。“_S”表示將硅（Si）基板用于中間基板（中介層）。

　　除了高密度連接之外，硅中介層在緩解封裝基板（樹脂基板）和硅芯片（邏輯芯片、存儲器芯片等）之間發生的熱變形方面也扮演著重要的角色。因為熱失真會導致電路操作延遲。

　　在一個活動上，臺積電展示了倒裝芯片連接封裝和 CoWoS 封裝與7nm代 CMOS 邏輯的 CPI（每條指令的時鐘數）的比較結果。如果在倒裝芯片連接到封裝板（樹脂板）的700 mm 2 SoC（片上系統）芯片上將 CPI 設置為“1”，則采用 CoWoS_S 技術封裝的 840mm2 SoC 芯片的 CPI短至“0.4”。成為。這意味著指令處理性能提高了 2.5 倍。

　　混合寬帶存儲器“HBM”和SoC的“CoWoS_S”的標準化配置和布局

　　“CoWoS_S”的特點是混合了寬帶內存模塊“HBM（High Bandwidth Memory）”和大規模SoC的高性能子系統。通過Si中介層連接HBM和SoC，實現了寬帶內存訪問。

　　“HBM”的規格對于每一代都有共同的標準。產品的傳播始于第二代“HBM2”。下一代是HBM2的增強版“HBM2E”。下一代是“HBM3”，容量越來越大，帶寬越來越寬。

　　此外，“CoWoS_S”中安裝的HBM數量將增加，Si中介層面積將增加，SoC制造技術將小型化。SoC 的形式將從單芯片變為小芯片，再到SoIC（集成芯片系統）。構成“CoWoS_S”的元素技術將會增加并變得更加復雜。

　　因此，臺積電提供具有標準化配置和布局的“CoWoS_S STAR（標準架構）”，以便作為客戶的半導體供應商可以快速開發采用“CoWoS_S”的子系統。可使用對應于 HBM2 的“STAR 1.0”和對應于 HBM2E 的“STAR 2.0”。

　　標準化的是硅中介層的最大尺寸、HBM 的數量和硅芯片的布局。客戶可以從三種基本規格中進行選擇：最大配置、中間配置和最小配置。

　　最大配置是硅中介層，其曝光面積相當于掩模版的兩倍。SoC（或ASIC）布置在中央，三個HBM分別放置在其左右兩側。

　　中間配置的曝光面積相當于硅中介層最大尺寸的掩模版的 1.5 倍。SoC布局在中央，左右兩側分別放置了兩個HBM。

　　最小配置是硅中介層的最大尺寸，即相當于光罩1.3倍的曝光面積。兩個 HBM 沿 SoC（或 ASIC）的側面放置。

　　HBM2兼容“STAR 1.0”和HBM2E兼容“STAR 2.0”從最大配置到最小配置的標準規格相同。似乎他們有意識地在“STAR 2.0”中重用“STAR 1.0”的開發資源。

　　臺積電先進制程和封裝的更多細節

　　臺積電院士兼副總裁 LC Lu 在之前的一個短短 26 分鐘演講內用數十張幻燈片談到了實現系統創新。

　　臺積電是全球排名第一的半導體代工企業，他們的開放式創新平臺 (OIP) 活動很受歡迎，參加人數也很多，因為所提供的工藝技術和 IP 對許多半導體設計領域都非常有吸引力。臺積電技術路線圖顯示了到 2025 年的 FinFET 和 Nanosheet 計劃的時間表。

　　從 N3 開始，出現了一種名為FinFlex的新產品，它使用設計技術協同優化 (DTCO)，有望為節能和高性能等細分市場改進功率、性能和面積 (PPA)。借助 FinFlex 方法，設計人員可以根據其設計目標從三種晶體管配置中進行選擇：

　　3-2 fin blocks，用于高性能

　　2-2 fin，高效性能

　　2-1 fin，功率最低，密度最佳

　　工藝節點 N16 到 N3 中使用的fin選擇的歷史如下所示：

　　EDA 供應商 Synopsys、Cadence、Siemens EDA 和 ANSYS 已經更新了他們的工具以支持 FinFlex，并且在單個 SoC 中，您甚至可以混合使用fin block選項。沿著時序關鍵路徑，您可以使用高fin單元，而非關鍵路徑單元可以是低fin。作為進程縮放優勢的示例，Lu 展示了一個 ARM Cortex-A72 CPU，在 N7 中實現，具有 2 個fin，N5 具有 2 個fin，最后是 N3E 具有 2-1 個fin：

　　N3E 的 IP 單元來自多家供應商：TSMC、Synopsys、Silicon Creations、Analog Bits、eMemory、Cadence、Alphawave、GUC、Credo。IP 準備狀態分為三種狀態：硅報告準備就緒、硅前設計套件準備就緒和開發中。

　　在 TSMC，他們的模擬 IP 使用結構化程度更高的規則布局，這會產生更高的產量，并讓 EDA 工具自動化模擬流程以提高生產力。TSMC 模擬單元具有均勻的多晶硅和氧化物密度，有助于提高良率。他們的模擬遷移流程、自動晶體管大小調整和匹配驅動的布局布線支持使用 Cadence 和 Synopsys 工具實現設計流程自動化。

　　模擬單元可以通過以下步驟進行移植：原理圖移植、電路優化、自動布局和自動布線。例如，使用他們的模擬遷移流程將 VCO 單元從 N4 遷移到 N3E 需要 20 天，而手動方法需要 50 天，快了大約 2.5 倍。

　　臺積電需要考慮三種類型的封裝，分別是二維封裝（InFO_oS、InFO_PoP）2.5D封裝（CoWoS）和3D封裝（SoIC和InFO-3D）

　　3DFabric 中有八種包裝選擇：

　　最近使用 SoIC 封裝的一個例子是 AMD EPYC 處理器，這是一種數據中心 CPU，它的互連密度比 2D 封裝提高了 200 倍，比傳統 3D 堆疊提高了 15 倍，CPU 性能提高了 50-80%。

　　3D IC 設計復雜性通過 3Dblox 解決，這是一種使用通用語言實現 EDA 工具互操作性的方法，涵蓋物理架構和邏輯連接。四大 EDA 供應商（Synopsys、Cadence、Siemens、Ansys）通過完成一系列五個測試用例，為 3Dblox 方法準備了工具：CoWoS-S、InFO-3D、SoIC、CoWoS-L 1、CoWoS-L 2。

　　臺積電通過與以下領域的供應商合作創建了 3DFabric 聯盟：IP、EDA、設計中心聯盟 (DCA)、云、價值鏈聯盟 (VCA)、內存、OSAT、基板、測試。對于內存集成，臺積電與美光、三星內存和 SK 海力士合作，以實現 CoWoS 和 HBM 集成。EDA測試廠商包括：Cadence、西門子EDA和Synopsys。IC測試供應商包括：Advantest和Teradyne。

　　AMD、AWS 和 NVIDIA 等半導體設計公司正在使用 3DFabric 聯盟，隨著 2D、2.5D 和 3D 封裝的使用吸引了更多的產品創意，這個數字只會隨著時間的推移而增加。臺積電擁有世界一流的DTCO工程團隊，國際競爭足以讓他們不斷創新新業務。數字、模擬和汽車細分市場將受益于臺積電在 FinFlex 上宣布的技術路線圖選擇。3D 芯片設計得到 3DFabric 聯盟中聚集的團隊合作的支持。

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