| 基于FPGA的圖像壓縮編解碼系統設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：727 K | |
| 標簽： FPGA JPEG壓縮算法 RS_232 | |
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| 文檔介紹：針對圖像處理的實時性要求，設計了一種基于FPGA的圖像壓縮編解碼系統。該系統包括實時圖像采集、JPEG壓縮以及UART傳輸等功能。采用Altera公司的DE系列開發板，應用Verilog HDL硬件描述語言對D5M攝像頭進行配置，完成圖像采集。在圖像壓縮模塊，重點對2D-DCT變換進行改進。在基于Chen算法的基礎上采用二分頻信號控制器，減少了加法器的調用，實現其快速運算，進而完成圖像壓縮功能。在URAT傳輸模塊，主要完成串行通信與并行通信間的轉換。測試表明，圖像的壓縮比達到26.3:1，其均值信噪比大于40 dB，壓縮后的視覺效果良好，符合設計要求。 | |
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