文獻標識碼： A
文章編號： 0258-7998(2012)06-0010-03
摘 要： 設計了一種基于雙核Nios II系統的數字預失真器(DPD)。在FPGA中構建多查找表結構，實現了基于記憶多項式模型的DPD；采用雙核處理器完成并行RLS算法處理，保證了DPD模型參數提取過程的執行效率。實驗結果證明，該系統能夠對功放的非線性進行較好補償。
關鍵詞： FPGA數字預失真器（DPD）；功率放大器（PA）；片上可編程系統（SoPC）；雙核Nios II；并行遞歸最小二乘（RLS）算法
在現代無線通信系統中，功率放大器（PA）是整個發射機中最為關鍵的部件之一。然而，PA固有的非線性特性會對通信質量造成嚴重影響。數字預失真技術作為一種高效的功放線性化方法，近年來得到了廣泛重視和研究[1-4]。
傳統的數字預失真器一般采用FPGA+DSP的方案，結構較為復雜，成本較高。本文在FPGA芯片中構建了SoPC系統，設計了一個自適應數字預失真器（DPD），它具有集成度高、成本低等優點。同時，采用并行RLS算法提取DPD模型參數，降低了傳統RLS預失真算法的復雜度。采用雙核Nios II并行操作，提升了硬件處理速度，保證了預失真處理的實時性和敏捷性。
1 DPD多查找結構
本文采用記憶多項式模型[5]作為DPD的行為模型，表示為：
表 2對比了傳統RLS算法與并行RLS算法在加法和乘法運算量上的差異。相對于傳統RLS算法，并行RLS算法的最大優勢在于降低了矩陣維數，故減小了運算復雜度。
從表2可知，并行RLS算法的q值越大，算法復雜度的優化程度越高。然而，多次仿真實驗證明隨著q值的增加，并行RLS算法的收斂速度會變慢，性能也會受到影響。經過綜合權衡后，本文使用q=2時的并行RLS算法，并采用雙核Nios II進行實現，其架構如圖2所示。
在并行RLS算法中，主要的濾波過程和算法更新過程都是完全獨立的，可以在CPU1和CPU2中并發執行。并行RLS算法涉及到的交互數據放在共享存儲區內，雙核可以通過互斥機制訪問。
圖3為基于查找表的DPD在雙核Nios II系統中的實現結構。該系統的工作狀態可以經歷如下階段：
(1)DPD學習過程：DPD不加入傳輸鏈路，基帶信號直接上變頻后輸送至PA，雙核Nios II收集基帶信號和PA反饋信號。
(2)并行RLS算法處理過程：雙核Nios II按照圖2的步驟求解出DPD模型參數向量a。
(3)查找表更新過程：將a的元素值代入方程式，通過雙核Nios II計算出查找表的表項值，并將表項值寫入查找表RAM中，完成更新。
(4)DPD工作過程：DPD加入傳輸鏈路，構成DPD+PA的完整預失真系統。基帶信號通過查表完成預失真操作。
3 系統功能驗證
本實驗中采用的功放的中心頻率為710 MHz，線性增益為43 dB，1 dB壓縮點為-8.5 dBm；DPD模型的多項式階數為3，記憶深度為2，輸入到PA的測試信號是具有5 MHz帶寬的WCDMA信號。
通過圖4和表3可見，WCDMA信號在未加入DPD前，其鄰道頻譜干擾嚴重，ACPR只有19 dB。但加入DPD后，信號的帶外雜散信號得到抑制，且ACPR改善量在15 dB～20 dB之間。同時，加入DPD后系統的NMSE得到明顯改善，WCDMA信號帶內失真得到了控制。實驗測試表明，DPD的預失真效果理想，達到了預期設計目的。
本設計在FPGA芯片中實現了一個基于雙核Nios II的自適應數字預失真器（DPD）。該系統穩定可靠，能夠對功放的非線性進行較好的補償，且能夠抑制信號經過功放后的帶外頻譜滋生，同時提高了信號在帶內頻譜的平坦度。
參考文獻
[1] HONG S，WOO Y Y，KIN J，et al.Weighted polynomial digital predistortion for low memory effect doherty power amplifier[J].IEEE Transaltions on Microwave Theory and Techniques，2007，55(5)：925-931.
[2] YOUNES M，HAMMI O，KWAN A，et al.An accurate complexity-reduced “PLUME” model for behavioral modeling and digital predistortion of RF power amplifiers[J].IEEE Transactions on Industrial Electronics，2011，58(4)：1397-1405.
[3] GUAN L，ZHU A.Dual-loop model extraction for digital predistortion of wideband RF power amplifiers[J].IEEE Microwave and Wireless Components Letters，2011，21(9)：501-503.
[4] GILABERT P，MONTORO G，BERTRAN E.FPGA implementation of a real-time NARMA-based digital adaptive predistorter[J].IEEE Transactions Ciruits And System，2011，58(7)：402-406.
[5] DING L，ZHOU G T，MORGAN D R.A robust digital baseband predistorter constructed using memory polynomials[J].IEEE Transactions on Communication，2004，52(1):159-165.
[6] 劉寧.功放數字預失真算法研究及硬件實現[D].成都：電子科技大學，2011.
[7] GILABERT P L，CESARI A，MONTORO G，et al.Multilookup table FPGA implementation of an adaptive digital predistorter for linearizing RF power amplifiers with memory effects[J].IEEE Transaction on Microwave Theory and Technigues，2008，56(2)：372-384.
[8] CHATURVEDI A K，SHARMA G.A new family of concurrent algorithms for adaptive volterra and linear filters[J].IEEE Transactions on Signal Processing，1999，47(9)：2547-2551.