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高速FPGA的PCB設計指導-----端接

2015-04-23

在設計電路板時,其中一個難題就是確定端接類型以及它的放置位置。本章將幫助用戶確定用戶電路板設計所需的端接類型以及可能的最好位置。

1.1 設計示例

如果與數據和時鐘電路相關的傳輸線沒有合適的端接,則信號會產生反射。下面將從具體的示例來論述,該示例具有以下特性:

l 信號上升時間300ps

l 源與目標之間的傳輸路徑兩英寸長

在這個設計示例中,您需要確定傳輸線是否應終止,如果需要,應該如何實現。

1.1.1 確定延遲

使用下面的等式來確定具有300ps上升時間的信號通過一條介電常數為εr的傳輸線時產生的延遲。

對于帶狀線:

延遲時間為每英寸85ps

對于微帶線:

延遲時間為每英寸85

在FR4中,采用帶狀線配置的傳輸線在信號上每英寸大約引入180ps的延遲,因此,穿過傳輸線的信號速率為延遲時間的倒數,即每秒5.5G英寸。

1.1.2 確定帶寬

圖24為在任意時刻t的電壓:

V=Vfinal(1-)

圖片58.png

圖24 RC充電電路的特征電壓圖

在曲線的10%處:

0.1Vfinal=Vfinal(1-)

0.9=

在曲線的90%處:

0.9Vfinal=Vfinal(1-)

0.1=

90%的等式除以10%的等式,結果為:

9=

ln9=t2-t1/RC

2.197=t2-t1/RC

此處:t2-t1為信號的上升時間Tτ,RC為時間常量τ

時間常量的變化與3dB頻率有關,頻率等式:

f=1/2πτ

從上式中,我們可以確定時間常量τ:

τ=RC=1/2πf

將時間常量帶入電壓等式,得:

2.197=2πfTτ

f=0.35/Tτ

使用下面的等式來確定帶寬:

帶寬=0.35/Tr

具有Tτ上升時間的信號,其高頻成分可由這個公式獲得。

之前討論的信號有一個300ps的上升時間,這意味著該信號中的高頻成分為:

帶寬=0.35/300ps=1.16GHz

使用等式:

速度=頻率×波長

帶寬和速度都已知,則:

5.5G英寸/s=1.16GHz×波長

波長=4.74英寸

波長/10=0.474英寸

如果傳輸線比波長/10還要長,則必需有端接。在這個設計示例中,傳輸線為兩英寸長,因此必需有端接。

1.1.3 使用串行端接

在使用串行端接時,只能使用近端端接(near-end termination)。串行端接只能用于時鐘信號。

當使用近端串行端接(Z0)并且后面帶有傳輸線時,對于驅動器來說上述電路就好像是一個分壓器,它將驅動器端的振幅V在串行端接之后減小到V/2。因為在傳輸線的末端沒有端接,當信號到達末端時,整個信號反射,重新恢復到V。反射系數使用下面的公式計算:

反射系數=(Zload-Z0)/(Zload+Z0)

1.1.4 使用并行端接

使用并行端接時,可以將并行端接放在傳輸線的兩個末端或只放在傳輸線的遠端。你應該將端接盡可能靠近源端或目標端放置。在端接和傳輸線末端之間的任何傳輸線對于信號來說就好像是一個容性阻抗。如果不能將端接盡可能靠近集成電路放置,那么就將它們放在管腳的后面(即飛越配置(fly by configuration))。

圖25為一個錯誤放置端接電阻的電路板。SMA連接器(圖25中的點A)和端接電阻(圖25中的點B)之間的線長為兩英寸,端接電阻和IC(圖25中的點C)之間的線長也為兩英寸。端接之后和IC之前的整個部分就好像是一個容性負載,這就是為什么端接應該盡可能近地靠近IC放置的原因。

圖片56.png

圖25 錯誤放置端接電阻

圖26為整個傳輸路徑的TDR。點B之后,傳輸線的阻抗不再是50Ω,而被下拉到26.7Ω,因此引起了反射。

圖片55.png

圖26 圖3-2中的傳輸路徑的TDR

在放置端接電阻時,將最小尺寸的電阻盡可能靠近傳輸線放置。合適的放置端接電阻可以確保傳輸線最短,從而限制了不連續性。

在圖27中,R173為50Ω,R174為0Ω接地電阻。R173和R174串聯作為端接電阻。(0Ω用作附加電阻。如果有必要,你可以用不同值的電阻代替0Ω電阻)。但圖27中的設計有太多不需要的傳輸線,增加了不連續性。我們可以移除電阻R174,并放置一個最小尺寸的電阻作為R173。

圖片54.png

圖27 端接電阻增加了傳輸線上的不連續

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