HDLC數(shù)據(jù)幀并行搜幀解封裝模塊的設(shè)計與驗證
2022年電子技術(shù)應用第1期
錢 勇，劉 威
武漢大學 物理科學與技術(shù)學院，湖北 武漢430072
摘要： HDLC信號鏈路是國際標準化組織(ISO)制定的高級數(shù)據(jù)鏈路的控制規(guī)程(High Level Data Link Control，HDLC)。遵循HDLC標準數(shù)據(jù)鏈路層規(guī)范，采用硬件描述語言Verilog HDL實現(xiàn)了一種基于并行結(jié)構(gòu)的HDLC搜幀解封裝電路，并采用System Verilog技術(shù)搭建驗證平臺，隨機生成HDLC數(shù)據(jù)幀來驗證設(shè)計正確性。使用Modelsim軟件仿真波形，在仿真過程中，對于凈荷區(qū)數(shù)據(jù)長度為10個字節(jié)的HDLC數(shù)據(jù)幀，解碼器電路工作完成需要16個時鐘周期，兼顧了處理速度和靈活性。使用QuartusII軟件綜合，在Altera CycloneV器件上，電路使用了8塊自適應邏輯模塊ALM，24個寄存器，35個引腳。
中圖分類號： TN702
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211472
中文引用格式： 錢勇，劉威. HDLC數(shù)據(jù)幀并行搜幀解封裝模塊的設(shè)計與驗證[J].電子技術(shù)應用，2022，48(1)：80-83.
英文引用格式： Qian Yong，Liu Wei. Design and verification of HDLC data frame parallel search and decapsulation module[J]. Application of Electronic Technique，2022，48(1)：80-83.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.211472
中文引用格式： 錢勇，劉威. HDLC數(shù)據(jù)幀并行搜幀解封裝模塊的設(shè)計與驗證[J].電子技術(shù)應用，2022，48(1)：80-83.
英文引用格式： Qian Yong，Liu Wei. Design and verification of HDLC data frame parallel search and decapsulation module[J]. Application of Electronic Technique，2022，48(1)：80-83.
Design and verification of HDLC data frame parallel search and decapsulation module
Qian Yong，Liu Wei
School of Physics Science and Technology，Wuhan University，Wuhan 430072，China
Abstract： The HDLC signal link is the high level data link control(HDLC) developed by the international organization for standar-
dization(ISO). The article follows the HDLC standard data link layer specification, uses the hardware description language Verilog HDL to implement a parallel structure-based HDLC frame search and decapsulation circuit, and uses System Verilog technology to build a verification platform, and randomly generates HDLC data frames to verify the correctness of the design. Using Modelsim software to simulate waveforms, during the simulation process, for HDLC data frames with a payload area of 10 bytes, the decoder circuit requires 16 clock cycles to complete the work, taking into account processing speed and flexibility. Using QuartusII software synthesis, on Altera CycloneV devices, the circuit uses 8 adaptive logic modules ALM, 24 registers, and 35 pins.
Key words : HDLC protocol；frame search and decapsulation；System Verilog；Modelsim
0 引言
大容量數(shù)據(jù)的高速傳輸是通信領(lǐng)域研究的熱點問題，其中專用短程通信技術(shù)(DSRC)[1]遵循開放系統(tǒng)互連(OSI)模型，它分為三層結(jié)構(gòu)模型，即應用層、數(shù)據(jù)鏈路層、物理層。其中數(shù)據(jù)鏈路層在物理層和應用層中間需要上下提供接口和服務，通常人們采用高級數(shù)據(jù)鏈路控制協(xié)議HDLC。HDLC是一種用在數(shù)據(jù)鏈路層的高級協(xié)議，在通信領(lǐng)域，它的用途最廣泛，其特征是有強大的差錯檢測CRC校驗[2]、流量控制和同步傳輸?shù)墓δ埽軕糜谌魏胃咚贁?shù)據(jù)傳輸系統(tǒng)中。
目前解析和生成HDLC協(xié)議幀有很多方法，比如軟件方法，使用C語言在STM32上實現(xiàn)HDLC通信接口[3-5]，市場上HDLC協(xié)議處理的專用ASIC芯片，還有FPGA實現(xiàn)方法[6-8]。
軟件編程靈活但是實現(xiàn)的系統(tǒng)性能低下，只能用于個別路數(shù)的低速信號處理[9]。專用ASIC芯片的成本較高而且由于HDLC協(xié)議標準文本較多，ASIC芯片的專用性強而應用靈活性差。對比之下基于FPGA實現(xiàn)的HDLC解碼器可以通過軟件反復編程使用，可以兼顧處理速度和靈活性[10-14]。
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作者信息：
錢 勇，劉 威
(武漢大學 物理科學與技術(shù)學院，湖北 武漢430072)
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