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HART調(diào)制解調(diào)芯片高速通信接口設(shè)計

2022年電子技術(shù)應(yīng)用第4期

張立國1，李福昆1，嚴(yán) 偉2，劉強1，王雪迪1

1.燕山大學(xué) 電氣工程學(xué)院，河北秦皇島066000；2.北京大學(xué) 軟件與微電子學(xué)院，北京100871

摘要： 為適應(yīng)當(dāng)下工廠設(shè)備間，針對設(shè)備量以及傳輸數(shù)據(jù)量龐大問題，設(shè)計了一種新型的HART調(diào)制解調(diào)芯接口，通過AXI4總線接口代替?zhèn)鹘y(tǒng)的UART接口，加速HART調(diào)制解調(diào)芯片與CPU之間的通信速度。相比于URAT傳統(tǒng)接口按位傳輸，AXI4總線接口可并行傳輸32位8個字節(jié)，數(shù)據(jù)傳輸速度可達到納秒級別。通過AXI4總線模塊與CPU的互聯(lián)，實現(xiàn)結(jié)構(gòu)功能配置與數(shù)據(jù)的交互。HART調(diào)制解調(diào)芯片高速通信接口設(shè)計基于FPGA平臺進行原型驗證，結(jié)果表明，該架構(gòu)能有效識別HART通信協(xié)議，CPU與HART芯片數(shù)據(jù)交互達到納秒級別，調(diào)制解調(diào)正確率高達100%，滿足HART通信協(xié)議要求。

關(guān)鍵詞： 通信芯片架構(gòu) 芯片互聯(lián) HART通信協(xié)議通信接口

中圖分類號： TN913.3
文獻標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.211551
中文引用格式： 張立國，李福昆，嚴(yán)偉，等. HART調(diào)制解調(diào)芯片高速通信接口設(shè)計[J].電子技術(shù)應(yīng)用，2022，48(4)：6-11.
英文引用格式： Zhang Liguo，Li Fukun，Yan Wei，et al. Interface design of HART modulation and demodulation chip[J]. Application of Electronic Technique，2022，48(4)：6-11.

Interface design of HART modulation and demodulation chip

Zhang Liguo1，Li Fukun1，Yan Wei2，Liu Qiang1，Wang Xuedi2

1.School of Electrical Engineering，Yanshan University，Qinhuangdao 066000，China； 2.School of Software and Microelectronics，Peking University，Beijing 100871，China

Abstract： In order to adapt to the current factory equipment, aiming at the huge amount of equipment and data transmission, this paper designs a new HART modulation and demodulation core interface, which uses AXI4 bus interface to replace the traditional UART interface to accelerate the communication speed between HART modulation and demodulation chip and CPU. Compared to the traditional URAT interface, the AXI4 bus interface can transmit 32 bits of 8 bytes in parallel, and the data transfer speed can reach the NS level. Through the interconnection of AXI4 bus module and CPU, the structure function configuration and data interaction are realized. The high-speed communication interface design of HART modulation and demodulation chip was verified based on FPGA platform. The results show that the architecture can effectively identify HART communication protocol, the data interaction between CPU and HART chip reaches NS level, and the correct rate of modulation and demodulation reaches 100%, which meets the requirements of HART communication protocol.

Key words : communication chip architecture；chip interconnection；HART communication protocol；communication interface

0 引言

芯片產(chǎn)業(yè)是制造業(yè)的上游，被稱為“工業(yè)糧食”，是制造業(yè)必不可少的核心技術(shù)^[1]。我國目前正大力進行制造轉(zhuǎn)型，促進高端制造業(yè)的發(fā)展，在這個過程中芯片產(chǎn)業(yè)成為極其重要的環(huán)節(jié)。隨著物聯(lián)網(wǎng)互聯(lián)網(wǎng)的發(fā)展，通信技術(shù)也迎來了科技變革，通信技術(shù)以移動接入、實時通信、寬帶傳輸、泛在計算、傳感互聯(lián)等技術(shù)表現(xiàn)形式成為大力發(fā)展的一個技術(shù)領(lǐng)域^[2]。

在現(xiàn)代化工廠中，HART(Highway Addressable Remote Transducer，可尋址遠程傳感器高速通道的開放通信協(xié)議)轉(zhuǎn)置提供具有相對低的帶寬，適度響應(yīng)時間的通信^[3]，經(jīng)過10多年的發(fā)展，HART技術(shù)在國內(nèi)外已經(jīng)十分成熟，并已成為全球智能儀表的工業(yè)標(biāo)準(zhǔn)^[3]。但在工業(yè)以太網(wǎng)與工業(yè)物聯(lián)網(wǎng)的大背景下，傳統(tǒng)的HART儀器儀表與HART傳統(tǒng)芯片面臨著變革與挑戰(zhàn)，目前HART協(xié)議芯片存在設(shè)計種類單一、結(jié)構(gòu)簡單、所支持的設(shè)備和CPU控制設(shè)備類型有所局限、傳輸速率低下等情況，主要面臨著以下挑戰(zhàn)：

(1)傳統(tǒng)HART芯片單一對應(yīng)HART儀器儀表與單一CPU控制端，在大型廠間內(nèi)布線數(shù)量大，成本高^[4-5]。

(2)傳統(tǒng)的HART芯片無時間同步機制，數(shù)據(jù)延遲不可控。

(3)傳統(tǒng)HART芯片一個CPU對應(yīng)一個HART芯片，只對所控制的設(shè)備進行數(shù)據(jù)讀寫單一過程，智能儀表運行時與控制系統(tǒng)的互動有待提高，智能儀表間缺乏互操作^[6-7]。

針對上述問題，本文提供一種新型的可互聯(lián)HART通信協(xié)議芯片的架構(gòu)。

本文詳細內(nèi)容請下載：http://www.viuna.cn/resource/share/2000004044。

作者信息：

張立國1，李福昆1，嚴(yán) 偉2，劉強1，王雪迪1

(1.燕山大學(xué) 電氣工程學(xué)院，河北秦皇島066000；2.北京大學(xué) 軟件與微電子學(xué)院，北京100871)

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