摘  要： 提出了一種新的利用接收機前端雙多鎖相環(huán)(PLL)和基帶直接數(shù)字頻率合成(DDS)共同實現(xiàn)高速跳頻的設計方案，根據(jù)系統(tǒng)的特點確定動態(tài)范圍、發(fā)射功率、接收靈敏度等關(guān)鍵指標，進行了高速跳頻制導接收機的總體方案、射頻前端和基帶基本算法框架設計，實現(xiàn)了76 000跳/s的跳頻速率，減小了接收機的體積，同時降低了功耗。理論分析和測試結(jié)果表明，接收機達到了較高的性能。
關(guān)鍵詞： 高速跳頻；制導接收機；混合擴頻；直接下變頻；接收機設計

    飛行器制導接收機的任務是在飛行過程中不斷接收導引指令，保證飛行器沿預定軌道飛行。由于對抗干擾、抗截獲性能的嚴格要求，飛行器制導系統(tǒng)的通信體制目前都在向快速跳頻(FH)的方向發(fā)展。同時由于制導接收機搭載在飛行器上，其體積和功耗受到了嚴格的限制。一般而言，根據(jù)跳頻源的不同，傳統(tǒng)的快速跳頻接收機主要有兩種實現(xiàn)方案：一種是基于多鎖相環(huán)(PLL)頻率合成跳頻源的方案，其主要優(yōu)點是可工作在高的本振頻率，且功耗較低，缺點是受限于環(huán)路鎖定時間而難以實現(xiàn)高速跳頻；另一種是基于直接數(shù)字頻率合成(DDS)跳頻源的方案，其主要優(yōu)點是頻率轉(zhuǎn)換時間短、容易實現(xiàn)高速跳頻，缺點是DDS輸出頻率低，要工作在高的本振頻率必須經(jīng)過變頻，這樣就使其結(jié)構(gòu)復雜，且功耗較高。另外，由于DDS輸出雜散抑制差，接收機的性能也受到一定影響[1]。
    本文提出了一種利用接收機前端雙PLL和基帶DDS共同實現(xiàn)高速跳頻的改進設計方案，給出了一種基于高速跳頻體制的飛行器制導接收機方案，實驗結(jié)果表明，改進方案較好地解決了本振泄漏問題和I、Q兩個通道的平衡問題，提高了系統(tǒng)性能。
1 系統(tǒng)特點和實現(xiàn)方案
    飛行器制導系統(tǒng)的主要特點是必須具有優(yōu)良的抗干擾、抗截獲性能，同時制導接收機的體積和功耗嚴格受限。
    采用直接序列(DS)擴頻/快速跳頻混合擴頻體制是提高抗干擾、抗截獲性能的有效途徑。直接序列擴頻信號具有較好的抗寬帶干擾能力，而快速跳頻信號具有較好的抗窄帶干擾能力，DS/FH混合擴頻體制在同時兼容DS系統(tǒng)和FH系統(tǒng)抗干擾、抗截獲能力的同時還克服了單純DS系統(tǒng)的遠近效應問題。跳頻速率對DS/FH混合擴頻系統(tǒng)的抗干擾、抗截獲能力具有決定性的影響。
    制導通信系統(tǒng)采用了FH/DS/MSK混合擴頻調(diào)制體制。其主要性能指標如下：
    工作頻段：1.7 GHz～1.9 GHz
    工作體制：FH/DS/MSK
    跳頻范圍：200 MHz
    跳頻點數(shù)：200個頻點，間隔1 MHz
    跳頻速率：76 000跳/s
    碼片速率：5 Mb/s
    為了滿足體積和功耗的要求，制導接收機放棄了“DDS跳頻+二次變頻”的超外差方案，而采用“雙PLL跳頻+基帶數(shù)字跳頻”的直接下變頻方案，利用雙PLL頻率合成和基帶數(shù)字部件共同實現(xiàn)76 000跳/s的跳頻速率。整個接收機包括射頻前端、基帶數(shù)字信號處理和電源部分，其體積為120 mm×60 mm×30 mm。
    利用雙PLL和基帶數(shù)字部件共同實現(xiàn)高速跳頻的方法是分組實現(xiàn)跳頻，即將200 MHz頻帶內(nèi)的跳頻頻點分成若干組，也即若干個子頻帶，每個子頻帶帶寬40 MHz，包含40個跳頻頻點(頻點間隔1 MHz)。子頻帶之間可以重疊或不重疊。首先由雙PLL實現(xiàn)2 000跳/s的子頻帶跳變，再由DDS在0.5 ms時間間隔內(nèi)實現(xiàn)子頻帶內(nèi)40個頻點間的38次跳變，實現(xiàn)76 000跳/s的跳頻速率。
2 高速跳頻制導接收機總體設計
2.1 接收機結(jié)構(gòu)
    接收機采用直接下變頻拓撲結(jié)構(gòu)，將接收到的射頻調(diào)制信號直接進行一次性下變頻解調(diào)，從而得到基帶輸入信號。由于省去了中頻變換環(huán)節(jié)，能夠大大減少外圍元器件數(shù)量、印制電路板面積和功耗，但需要解決好本振泄漏問題和正交數(shù)據(jù)解調(diào)時I、Q兩個通道的平衡問題。
    圖1是制導接收機組成框圖。

    跳頻頻率范圍為1.7 GHz～1.9 GHz的射頻調(diào)制信號從天線輸入，其輸入電平范圍約為-97 dBm～-27 dBm。為了降低整機的噪聲系數(shù)，首先經(jīng)過低噪聲放大器進行適當增益放大，再經(jīng)過中心頻率為1.8 GHz、帶寬為200 MHz的帶通濾波器抑制帶外噪聲后送給具有自動增益控制功能的射頻放大器放大，然后進行直接下變頻，其中AGC電壓取自下變頻信號的檢波輸出。下變頻電路帶有對本振進行±45°移相的功能部分，直接下變頻后輸出正交的兩路基帶信號，經(jīng)過低通濾波和放大后送給A/D變換器，其幅度可通過AGC起控點的調(diào)節(jié)來控制，以滿足A/D變換器的要求。基帶數(shù)字信號處理部分由300萬門的FPGA構(gòu)成，完成跳頻同步、DS解擴、MSK解調(diào)和信道解碼等功能。
    FPGA產(chǎn)生跳頻同步控制信號和ADC采樣時鐘，與MCU通過高速SPI接口和外部中斷接口進行控制信息的交換。MCU接收到起跳時間和預置頻率的初值后，控制頻率綜合器產(chǎn)生所需的本振信號，送給下變頻器。為了滿足高速跳頻的要求，采用雙PLL頻率綜合器，以完成2 000跳/s的頻率跳變。
2.2 接收機相關(guān)指標
    (1)噪聲系數(shù)NF
    噪聲系數(shù)主要取決于射頻前端第一級的增益或損耗。根據(jù)目前低噪聲放大器的實際器件水平，考慮接頭和饋線損耗，可取接收機噪聲系數(shù)為NF≈1.5 dB。
    (2)接收機靈敏度Pin，min
    不考慮DS擴頻的因素，則碼速率Rb為5 Mb/s(也即直擴后碼片速率)。取成形濾波的滾降系數(shù)α=0.35，則實際中頻帶寬為：

  
    動態(tài)范圍為59 dB。實際設計時要留有抗衰落余量，根據(jù)所選器件的動態(tài)范圍為69.5 dB，可取接收信號電平范圍為-97.6 dBm~-28.1 dBm。接收機各部分的增益預算將按此電平范圍來進行。
2.3 接收機內(nèi)部增益預算
    接收機內(nèi)部各部分的增益預算如圖2所示。

3 接收機前端的設計實現(xiàn)
3.1 低噪聲放大器(LNA)
    低噪聲放大器按照噪聲系數(shù)和增益兼顧的原則設計[4]。器件選用MGA-61563。其工作點選擇為：Vd=3 V，Id=20 mA，輸入、輸出50 Ω匹配。
    圖3、圖4、圖5分別給出了LNA的正/反向增益、噪聲系數(shù)和輸入/輸出駐波比。

3.2 射頻前端帶通濾波器
    射頻前端帶通濾波器的指標如下：中心頻率fo=1.8 GHz，帶寬BW-3 dB=200 MHz，BW-40 dB=600 MHz，插損約為1 dB，50 Ω匹配。采用發(fā)卡式(hairpin)平行耦合微帶線設計，所占用的線路板面積為32 mm×22 mm。
    圖6、圖7分別是hairpin濾波器的結(jié)構(gòu)外形和平面電磁場仿真特性。

3.3 雙PLL頻率綜合器
    本振跳頻源由雙PLL頻率綜合器構(gòu)成，采用溫補晶振(TCXO)作為參考頻率。由MCU控制射頻開關(guān)以交替輸出2個PLL綜合的本振信號，跳頻速率為2 000跳/s。采取如下的控制策略：
    先對環(huán)1進行初始頻率預置。在跳頻切換時刻之前首先對環(huán)2進行下一時刻的頻率預置，然后切換到環(huán)1的輸出。如此循環(huán)往復，交替切換兩個PLL的輸出。
    采用這種策略可以放寬對每個PLL鎖定時間的要求，更好地保證了跳頻源輸出本振信號的雜散特性。圖8是實測的PLL輸出相位噪聲和雜散特性。

    頻率綜合器關(guān)鍵參數(shù)指標如下：
    每個PLL的環(huán)路帶寬200 kHz，鎖定時間小于50μs，
    MCU頻率預置時間小于2 μs；
    射頻開關(guān)完成雙環(huán)切換所需時間為幾十納秒[5]。
    鎖相環(huán)采用ADF4360-3，射頻開關(guān)采用吸收式單刀雙擲開關(guān)HMC349MS8G，隔離度約60 dB@1.8 GHz。
3.4 下變頻器與自動增益控制
　直接下變頻器集成了可變增益放大器(VGA)，其變換增益具有69.5 dB的動態(tài)范圍，可與基帶輸出檢波器一起實現(xiàn)自動增益控制功能。下變頻器選用AD8347，其解調(diào)帶寬90 MHz，I/Q幅度平衡度0.3 dB，正交相位誤差典型值±1°[6]。
　對高速跳頻信號而言，AGC瞬態(tài)特性是一個非常關(guān)鍵的指標，必須減小電路時間常數(shù)，以保證能夠及時跟蹤輸入信號幅度的變化。具體措施是減小VGA控制輸入端的濾波電容值。
3.5 基帶低通濾波和放大
    射頻前端跳頻同步后的I/Q基帶信號帶寬約為20 MHz，基帶低通濾波器采用5階LC橢圓函數(shù)濾波器的形式，L、C的值要精心選取，以滿足I、Q通道平衡和相位誤差的要求。基帶放大器采用AD8347內(nèi)部集成的放大器，能夠保證正交通道幅度的平衡。最終輸出幅度可通過AGC起控點的調(diào)節(jié)來控制。基帶低通濾波器的紋波為0.3 dB，放大器增益為30 dB。圖9是基帶低通濾波器的頻率響應特性。

3.6 電路板的選材和布局
    接收機射頻前端部分單獨采用一塊電路板，面積為118 mm×58 mm。電路板采用4層設計，高頻模擬部分單獨占一面，MCU數(shù)字控制部分和電源部分占另一面。LNA部分和LO部分分別屏蔽處理。上、下兩面電路板選用Rogers RO4350B板材，其介電常數(shù)在10 GHz以下時為3.48，損耗角正切為0.003 7[7]。中間使用FR4板材。
4 基帶部分及其基本算法框架
    基帶數(shù)字信號處理部分主要包括FPGA及雙路ADC。ADC采樣時鐘由FPGA提供，采樣頻率為80 MHz。基帶數(shù)字信號處理算法均由FPGA完成。圖10是基帶數(shù)字信號處理的基本算法框架。

    采用延遲鎖定的方法實現(xiàn)跳頻同步、DS擴頻偽隨機序列同步和MSK相干載波的同步。由于系統(tǒng)采用了多進制正交DS擴頻和(31，25)RS編碼，對于5 Mc/s的碼片速率，達到的最高信息速率為625 Kb/s。
    針對實際工程項目的需要，本文提出了利用雙PLL和基帶數(shù)字部件共同實現(xiàn)高速跳頻的改進方案，確定了制導接收機相關(guān)指標參數(shù)，采用“雙PLL跳頻+基帶數(shù)字跳頻”的直接下變頻方案實現(xiàn)了76 000跳/s的高速跳頻，同時兼顧了系統(tǒng)對體積和功耗的限制要求。設計的高速跳頻制導接收機較好地解決了本振泄漏問題和I、Q兩個通道的平衡問題，提高了系統(tǒng)性能。
參考文獻
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[2] 曹志剛，錢亞生.現(xiàn)代通信原理[M].北京：清華大學出版社，1992.
[3] 徐啟剛，張輝.頻率合成器相位噪聲對跳頻通信系統(tǒng)的影響[J].空間電子技術(shù)，2006(4)：46-50.
[4] (美)LUDWIG R，BRETCHKO P著.射頻電路設計—理論與應用[M].王子宇，張肇儀，徐承和，等譯.北京：電子工業(yè)出版社，2002.
[5] Hittite Microwave Corporation. HMC349MS8G/349MS8GE datasheet.  v02.0607[EB/OL]. 2002.
[6] Analog Devices Inc. AD8347 datasheet[Z]. 2005.