基于FPGA的SiP原型驗(yàn)證平臺(tái)設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大小：793 K
標(biāo)簽： 原型驗(yàn)證 可重構(gòu)算法 裸機(jī)IP
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文檔介紹：隨著嵌入式系統(tǒng)小型化和模擬數(shù)字/數(shù)字模擬轉(zhuǎn)換器(ADC/DAC)性能需求的日益增長(zhǎng)，如何在減小系統(tǒng)體積和功耗的前提下，提高ADC/DAC信號(hào)傳輸?shù)目煽啃裕黾庸δ芸膳渲眯院托盘?hào)處理可重構(gòu)性，成為一大難題。為此，設(shè)計(jì)了一款基于FPGA的系統(tǒng)級(jí)封裝(SiP)原型驗(yàn)證平臺(tái)，該SiP基于ADC+SoC+DAC架構(gòu)，片上系統(tǒng)(SoC)內(nèi)部以PowerPC470為處理器，集成了多種通用外設(shè)接口和可重構(gòu)算法單元。在搭建的FPGA平臺(tái)上進(jìn)行裸機(jī)IP和基于可重構(gòu)IP的ADC/DAC設(shè)計(jì)功能的驗(yàn)證。通過軟硬件協(xié)同驗(yàn)證實(shí)驗(yàn)，證明了該類SiP架構(gòu)能夠有效降低走線延時(shí)和噪聲干擾，提高信號(hào)傳輸?shù)目煽啃裕S富的外設(shè)接口提高了ADC/DAC的可配置性，集成的可重構(gòu)算法模塊增加了ADC/DAC信號(hào)處理可重構(gòu)性，為后續(xù)集成更多器件該類型SiP的設(shè)計(jì)和驗(yàn)證奠定了一定的技術(shù)基礎(chǔ)。
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